5.2.1. 时钟模块特性

5.2.1.1. 芯片时钟源

• 芯片内部存在三个时钟源
  • OSC32K: 32000Hz
  • OSC1M: 1024000Hz
  • OSC24M: 24576000Hz

5.2.1.2. 模块时钟

5.2.1.2.1. 模块时钟源如下图

• PLL支持32K, 1.024M, 2.048M时钟输入, 最高输出频率为49.152MHz

5.2.1.2.2. 模块时钟结构

并非每个模块时钟通路中都具备上图中所有器件单元

• 对于绝大部分模块而言自身时钟源有2个,分别是

  • PLL或24M
  • 1M或12M

• 部分模块存在第三个时钟源

  • 32K或其他特殊频率

• 模块时钟结构中存在以下多个器件

  • Gate:时钟门控单元, 生成一个不带毛刺的时钟开关
  • DIV: 整数分频器
  • DTO: 有理数分频器
  • MUX: 时钟选择器

• Gate, 通过void gx_clock_set_module_enable(GX_CLOCK_MODULE module, unsigned int enable)可以控制gate开关

  • gate处于关闭状态时，操作模块寄存器会出现异常
  • 该接口会关闭该模块所有gate(gate0和gate1)

• DIV, 调用接口void gx_clock_set_div(GX_CLOCK_MODULE module, int div)