5.2. 功能特性¶

5.2.1. 时钟源¶

12M：来自OSC12M 或管脚输入

PLL: 输入时钟来自12M

5.2.2. PLL典型频率配置¶

输出频率	CLKR	CLKF	CLKOD1	CLKOD2
98.304MHz	1	40	5	1
196.608MHz	1	48	3	1
393.216MHz	1	128	4	1

5.2.3. 模块时钟结构¶

模块时钟结构中存在以下器件
- GATE：时钟门控单元，用于生成不带毛刺的时钟开关
- DIV：整数分频器
- DTO：有理数分频器
- MUX：时钟选择器

5.2.3.1. 1. 模块时钟结构一¶

遵循此结构的模块有

UART0、UART1、UART2

5.2.3.2. 2. 模块时钟结构二¶

遵循此结构的模块有

CPU
I2C0
TIMER
WDT
MSPI0、MSPI1、QSPI2
RNG
GPIO
IOOUT

5.2.3.3. 3. 模块时钟结构三¶

遵循此结构的模块有

RTC
eFuse
LVD11
ATB
Audio In Lite

5.2.3.4. 4. 模块时钟结构五¶

遵循此结构的模块有

ADC
Audio Out
I2S
SDM

5.2.3.5. 6. 只具备Gate的模块¶

此类模块时钟频率与总线频率同时变化

DMA
ROM
RAM
MMU
NPU
System hclk
Memory hclk
Audio System pclk

5.3. 时钟支持列表¶

模块	12M	PLL	DIV	DTO	时钟约束	注意事项
CPU	√	√	√		200MHz
UART0	√	√	√	√	50MHz
UART1	√	√	√	√	50MHz
UART2	√	√	√	√	50MHz
I2C0	√	√	√		50MHz
Timer	√	√	√		50MHz
WDT	√	√	√		50MHz
IRC	√		√		20MHz
MSPI0	√	√	√		300MHz	Flash专用SPI
MSPI1	√	√	√		220MHz
QSPI2	√	√	√		100MHz
IO	√	√	√		50MHz
GPIO	√	√	√		100MHz
Efuse	√		√		20MHz
RTC	√			√	20MHz
LVD11	√		√		20MHz
ATB	√		√		20MHz

5.4. 特殊模块时钟¶

模块	AHB	APB	工作频率
DMA	√		与AHB频率同频
SRAM	√		与AHB频率同频
MMU		√	与APB频率同频
NPU	√	√	与AHB频率同频

AHB总线频率与CPU同频

APB总线频率是CPU频率一半

5.5. Audio系统时钟支持列表¶

模块	12M	PLL	AUDIO SYS DTO	I2S MCLK IN	PDM CLK IN	典型频率
ADC	√	√	√	√	√	6.4M、6M
SDM	√	√	√	√	√	98.304M
Audio In Lite	√		√	√	√	1M、12.288M
Audio Out	√	√	√	√	√	12.288M、24.576M
I2S	√	√	√	√	√	12.288M、24.576M